台積電轉投資設計服務業者創意宣布全面進軍高速介面IP解決方案，創意表示，已經成功設計PCI-e Geb2 IP並採用台積電40奈米泛用型製程，目前已經完成傳輸速率驗證，未來可望在IP矽智財提供更完整解決方案。創意毛利率始終維持20%左右，未來投入IP 布局可望對獲利結構產生提振效果。

創意表示目前已經推出，每秒10億位元( Gigabit per second；Gbps) 等級的高速介面全方位量產解決方案，包含了完整的矽智財(IP)、晶片布局、晶片與封裝的協同設計(chip + package co-design)及生產測試解決方案。未來將可確保客戶在高速網通、影像處理和手機等產品方面能夠首次試產就成功。

消費性電子及通訊產品對於Gbps高速資料介面的需求已經非常普遍，例如DDR2/3、PCI-e、SATA、USB3.0、XAUI、及10G SERDES等，但往往執行Gbps設計案時，常會遇到訊號完整性(signal integrity)、匯流排延遲控制(bus skew control)、時脈抖動補償(system jitter compensation)、供電網路(power delivery network)、及降低整體功耗等種種挑戰，所以傳統ASIC晶片設計方法並不能有效地應付所有的挑戰。假設晶片整合、布局和生產測試計畫事先沒有被完善的規畫，對完成後晶片的偵錯處理將導致開發時間過長，那麼上市時程的延誤將無法避免。

創意總經理暨營運長賴俊豪說，這個高速介面量產解決方案可大幅降低客戶高性能設計專案風險，縮短產品上市的時間，並獲得更高的利潤。如果高速介面設計流程能使前面所述的問題在設計前期就全部解決，一旦晶片設計平面圖規劃好了，封裝基板設計也將隨之共同設計。ASIC設計者將能參考這個封裝設計模型，儘早驗證最終的設計規格。

創意最近便自行設計了PCI-e Gen2 IP，採用台積電40奈米泛用型製程，同時已經被驗證可以達到1Gbps到6.25Gbps資料傳輸速率，且每個通道的功耗少於100mW。創意也預計在 2009年底前陸續推出一系列Gbps介面的IP方案，包含DDR2/3、SATA、USB3.0、XAUI、及10G SERDES。賴俊豪說，預期2009年40奈米設計專案可望在年底順利量產投片(Tape-out)。